巢湖學(xué)院2012— 2013 學(xué)年度第一學(xué)期 10 微電子學(xué)專業(yè)《集成電路設(shè)計原理》期末考試試卷(B 卷 )參考答案及評分標準 一、填空題（ 30 分） 1．(2 分 )1958 ，基爾比 2．(2 分 )集成電路中的晶體管數(shù)目（也就是集成度）大約每18 個月翻一番 3．(2 分 )雙極集成電路，MOS 集成電路 4 ．(4 分 )氧化物，溝道區(qū)，柵極，襯底 5．(2 分 )使源端半導(dǎo)體表面達到強反型的柵壓 6．(2 分 )襯底偏壓導(dǎo)致 的閾值電壓發(fā)生變化的現(xiàn)象 7．(2 分 )本征電容，非本征電容 8．(2 分 )輸出從邏輯擺幅的10％變化到 90%所需時間，輸出從邏輯擺幅的90 ％變化到 10%所需時間 9．(3 分 )增大，增大 10． (3 分 )2.5 ，2 ，1.5 11． (6 分) ( A B )C D ， AB AB ， P ( PC G ) G2 1 0 1 2 二、簡答題（ 5 題× 4 分=20 分） 1．答： 1.薄膜制備工藝：包括氧化工藝和薄膜淀積工藝。該工藝通過生長或淀積的方法，生成集成電路制作過程中所需的各種材料的薄膜，如金屬層、絕緣層等。

（2 ）2. 圖形轉(zhuǎn)移工藝：包括光刻工藝和刻蝕工藝。把設(shè)計好的集成電路版圖上的圖形復(fù)制到硅片上。 （2 分）3.參雜工藝：包括擴散工藝和離子注入工藝，即通過這些工藝將各種雜質(zhì)按照設(shè)計要求摻雜到晶圓片的特定位置上，形成晶體管的源漏端以及歐姆接觸等。（2 分） 2．答：常規(guī)CMOS 工藝中的 隔離的缺點：表面有較大的不平整度；鳥嘴使實際有源區(qū)面積減??； 高溫氧化熱應(yīng)力也會對硅片造成損傷和變形。淺溝槽隔離的優(yōu)勢：占用的面積小，有利于提高集成密度；不會形成鳥嘴；用CVD淀積絕緣層從而減少了高溫過程。 3．答： CMOS 反相器中的NMOS 管和 PMOS 管都是增強型，因為如果有一管子不是增強型，則其電路不能實現(xiàn)反相的功能。 4 ．答：傳輸門陣列的優(yōu)點：結(jié)構(gòu)簡單、規(guī)整，邏輯組合能力靈活多樣，便于版圖自動化設(shè)計。傳輸門陣列的缺點：驅(qū)動負載的能力弱，單獨的NMOS 或 PMOS 傳輸門有閾值損失。 三、畫圖題（ 2 題× 6 分=12 分） 1．解： YA ( B CD ) AC A ( B CD C ) A ( B C )(2分 )1V (4 分 )V 2．解： 四、計算題（共38 分） 1．（12 分）解：計算 導(dǎo)電因子：14W0 ox W3.9 8.85 100.262p Cox ( )p( ) .4( A V ) (4 分 )Ltox L2.6 100.13當VGS1.2 V( VT =-0.3V) 、V DS0.3 V( VGS VT0.9V ) 時， NMOS管處于線性 區(qū)，線性區(qū)電流為：1 2I D [(VGS VT )VDS VDS ] 47.79( A)(4 分 )2當VGS1.2 V( VT =-0.3V) 、V DS1.0 V( VGS VT0.9V ) 時， NMOS管處于飽和 區(qū)，飽和區(qū)電流為：2I D(VGS VT ) 86.022( A)(4 分)2 2．（12 分）解：S 1) 若都是PMOS 管，由 VBVG VT VA 可畫出兩個PMOS管的柵G 源漏極，如右圖所示，假設(shè)兩管的中間節(jié)點電壓為Vc。

D由VGVA VT 滿足 ，可知 M1導(dǎo)通。SGM 1: VG VA VT VC VA 線性區(qū)當 VG VC VT 時，M2導(dǎo)通，DM 2 :VG V C VT V B VC 飽和區(qū)M 1: VG V A VT VC VA 飽和區(qū)當 VG VC VT 時，M2截止(6 分 )M 2 :截止區(qū)22) 取一例證明。以此題中的 和給定的偏壓為例，兩個 NMOS 管等效為一個NMOS 管后，依V B V G - V T V A 知該等效管應(yīng)工作于飽和區(qū)。故對M1 、M2 和等效管 Meff有：2IK (VVV )D 11 [(VVV )(VVV ) ]D eff ( )I D 1 I D 2I 則有由 I D 1 ＝ I D 2 ＝ I Deff知：K 1K 2K 2K eff即 K= KK / (K+ K )(6 分 )eff1 212 3．（14 分）解：先考慮瞬態(tài)特性要求：P 0.111.9 2 PN 0.111.9 2 (1 P ) 2 2(1 P )0.1ff (1 N ) 2 2(1 N )0.1CC由rLfL(4分 )K VK VP eff DDV0.9V0..180.得 K P eff7.1410 4 A / V 2 , K .9 10 4 A / V 2(2分 )由于或非門中2 個 PMOS管串聯(lián)對負載電容充電，因此要求42K P 1K P22 K Peff =14. / V(2 分 )考慮最壞情況下只有一個NMOS管導(dǎo)通對負載電容放電，要滿足下降時間要求，則有42K N 1K N 2K Neff =6.910A / V(2 分 )1 W1 WK P( )P P C OX( )P K P2 L2 L而